Stage Ingenieur Verification Digitale (6 mois) H/F/D (H/F)

Ce poste de stagiaire est à pourvoir au sein de l’équipe SoC Digital Verification pendant 6 mois. Votre mission sera de prendre en charge l’étude et le développement de l’horloge UVC (UVM Verification Component). L’UVC est une abstraction du stimulus et de la surveillance nécessaires pour vérifier un composant de conception, une interface ou des protocoles. Le terme « composant de vérification » est parfois utilisé de manière interchangeable avec « Verification IP (VIP) ». Cet UVC sera utilisé pour vérifier un CGU (Clock Generator Unit), qui génère toutes les horloges du SoC, c’est le composant essentiel. Le développement se fera en langage SystemVerilog avec la méthodologie UVM. Responsabilités : Se familiariser avec le langage SystemVerilog et la méthodologie de vérification universelle (UVM). Créer une horloge UVC. Développer un banc de test pour tester cette UVC. Rédiger un plan de test. Qualifications Compétences et expérience requises : Actuellement étudiant en ingénierie électronique numérique. Bon niveau d’anglais écrit et parlé. Connaissance de base de Linux. Compétences et expérience souhaitées : Compétences en script ou en programmation (C, Python, SystemVerilog,…). Connaissance de l’UVM. Informations complémentaires Stage de 6 mois à pourvoir dès novembre 2023, basé sur notre site de Sophia-Antipolis à Valbonne (06). Gratification : variable en fonction de votre formation initiale et votre niveau d’études. Elle est au minimum de 1100€ brut/mois pour un stage de 6 mois. Remboursement à hauteur de 50% des frais de transport. Tickets restaurant. Télétravail possible à partir de 2 mois d’ancienneté sous certaines conditions. Cette offre est relative à l’entité Robert BOSCH FRANCE. #J-18808-Ljbffr